CPU架構三雄鼎立 – RISC-V處理器架構及驗證精練

Description

CPU架構三雄鼎立 – RISC-V處理器架構及驗證精練

目錄第一部分  處理器指令集架構
第1章  RISC-V 指令集架構淺析
1.1指令集架構
1.2 RISC-V 指令集簡介
1.3 RISC-V 基礎指令集
1.4 RISC-V 擴展指令集
1.5 RISC-V 64位元基礎指令
1.6 RISC-V 特權指令
1.7 本章小結
 
第二部分  處理器微架構
第2章  微架構頂層分析
2.1 管線
2.2 Ariane微架構
2.3 本章小結

第3章  指令提取
3.1 指令提取概述
3.2分支預測演算法
3.3 指令提取單元設計
3.4 本章小結

第4章  指令解碼
4.1指令解碼概述
4.2指令解碼單元設計
4.3本章小結

第5章  指令發射
5.1單發射和多發射
5.2 順序發射和亂序發射
5.3指令動態排程
5.4指令發射單元設計
5.5本章小結

第6章  指令執行
6.1指令執行敘述
6.2 指令執行單元設計
6.3 本章小結

第7章  指令提交
7.1 指令提交概述
7.2指令提交單元設計
7.3本章小結

第8章  儲存管理
8.1 快取原理
8.2快取設計
8.3儲存管理部件
8.4儲存管理部件設計
8.5本章小結

第9章  中斷和異常
9.1中斷和異常概述
9.2異常處理機制
9.3中斷控制平臺
9.4中斷和異常設計實例
9.5本章小結

第三部分  處理器驗證
第10章  UVM 簡介
10.1 UVM 概述
10.2 UVM 基本概念
10.3 UVM 組件介紹
10.4 本章小結

第11章  RISC-V 驗證框架
11.1通用驗證框架
11.2 RISC-V 驗證特點
11.3本章小結

第12章  RISC-V 指令發生器
12.1 RISCV-DV 概述
12.2 RISCV-DV 使用方法
12.3 RISCV-DV 結構分析
12.4本章小結

第13章  RISC-V 指令集模擬器
13.1 RISC-V 指令集模擬器概述
13.2 Spike概述
13.3 Spike使用方法
13.4 Spike原始程式分碼析
13.5 Spike擴展
13.6本章小結
书名简译:CPU架构三雄鼎立 – RISC-V处理器架构及验证精练